Sản xuất và kiểm tra wafer

WaferSản xuấtVàBài kiểm tra

Sản xuất wafer trong sản xuất mạch tích hợp bán dẫn có thể được chia thành năm giai đoạn sản xuất:

Tài liệu này mô tả ba bước đầu tiên như sau:

· Chuẩn bị wafer

· Sản xuất wafer

· Kiểm tra wafer

0010-37264 buồng thời gian ông lửng đa khe

Chuẩn bị wafer
Trong sản xuất wafer, xu hướng là tăng kích thước, có ý nghĩa sau: năng suất: tăng kích thước wafer có thể cải thiện đáng kể năng suất. Khi xử lý các tấm wafer lớn, tổng số chip có thể được sản xuất trên mỗi đơn vị thời gian tăng do sự gia tăng đáng kể về số lượng chip có thể được cung cấp trên mỗi wafer.
Chi phí sản xuất: Tăng kích thước wafer có thể giảm chi phí sản xuất. Kích thước wafer lớn làm giảm tổn thất giảm giá wafer-to wafer, cải thiện hơn nữa việc sử dụng vật liệu, đồng thời giảm chi phí trung bình cho mỗi lần chết.

Thiết kế chip: Kích thước wafer lớn cung cấp nhiều không gian hơn cho thiết kế chip, cho phép các nhà thiết kế đạt được các thiết kế mạch phức tạp và hiệu quả hơn trên một wafer duy nhất.
Độ phức tạp của quá trình: tăng kích thước wafer cũng làm tăng sự phức tạp của quy trình sản xuất. Ví dụ, có những yêu cầu cao hơn về tính đồng nhất của sự tăng trưởng silicon đơn tinh thể, và các thông số như nhiệt độ và tốc độ quay cần phải được kiểm soát chính xác khi vẽ các thanh silicon đơn tinh thể kích thước lớn.

Đầu tư thiết bị: Dây chuyền sản xuất các tấm wafer có kích thước lớn yêu cầu thiết bị đặc biệt, chẳng hạn như chi phí của một máy in thạch bản EUV duy nhất vượt quá 100 triệu đô la Mỹ, và thiết bị khắc và khắc hỗ trợ rất tốn kém.

WaferSản xuất

Sản xuất wafer là liên kết cốt lõi của sản xuất mạch tích hợp bán dẫn, phù hợp với một luồng quy trình nhất định, thông qua việc làm sạch wafer lặp đi lặp lại, chuẩn bị màng mỏng, tạo hình quang học, khắc và pha tạp và các quy trình xử lý khác, và cuối cùng hoàn thành việc sản xuất chip của các mạch tích hợp trên wafer.
Các cơ sở sản xuất wafer thường được chia thành các khu vực khác nhau dựa trên các mô -đun quy trình riêng lẻ để đảm bảo quy trình sản xuất trơn tru và hiệu quả.

Vùng thạch học: Mẫu mạch được thiết kế được chuyển sang bề mặt của wafer. Phơi nhiễm, phát triển và khắc được thực hiện bởi các chất quang học và mạng lưới. Photoresist trải qua một phản ứng hóa học dưới ánh sáng UV để tạo thành một mô hình tương ứng với mô hình của mặt kẻ ô. Sau đó, khu vực không được bảo vệ bởi chất quang học được loại bỏ bằng cách khắc để tạo thành cấu trúc mạch mong muốn. Khi kích thước tính năng của thiết bị giảm, bước sóng của nguồn ánh sáng được sử dụng bởi máy in thạch bản chuyển sang hướng tia cực tím sâu để cải thiện độ chính xác của thạch bản. Ngày nay, phòng in thạch bản chủ yếu được chiếu sáng bằng ánh sáng vàng, vì vậy phòng in thạch bản đôi khi được gọi là khu vực phòng màu vàng.
Vùng khắc: Loại bỏ vật liệu khỏi bề mặt của wafer để tạo thành một mẫu cụ thể. Điều này bao gồm cả khắc ướt và khắc khô. Khắc ướt sử dụng dung dịch hóa học để loại bỏ vật liệu, trong khi khắc khô loại bỏ vật liệu bằng các phương pháp vật lý hoặc hóa học như dầm ion plasma hoặc phản ứng. Trong những ngày đầu, nó chủ yếu là khắc ướt, thường được làm sạch ở một khu vực. Tuy nhiên, khi kích thước tính năng của thiết bị giảm, việc khắc khô dị hướng được sử dụng nhiều hơn. Khắc khô cung cấp kiểm soát bên cạnh tốt hơn và kiểm soát kích thước quan trọng để đáp ứng nhu cầu của các cấu trúc mạch tốt hơn.

Vùng cấy ghép ion: Điều chỉnh các tính chất điện của bề mặt wafer để tạo thành lớp doping mong muốn. Một chùm hấp thụ của các nguyên tử pha tạp được sử dụng để bắn phá bề mặt của wafer bằng cách sử dụng một Imp Implanter, tiêm các nguyên tử tạp chất vào wafer. Pha được tiêm thường cần được ủ để sửa chữa thiệt hại và kích hoạt các nguyên tử pha tạp. Trong những ngày đầu, doping bán dẫn chủ yếu áp dụng quá trình khuếch tán lò nhiệt độ cao. Tuy nhiên, với sự giảm kích thước đặc trưng của thiết bị, các yêu cầu về hình thái của độ sâu điểm giao nhau và phân bố nồng độ tạp chất trong silicon được tăng lên và công nghệ cấy ion đã dần trở thành phương pháp pha tạp chính. Công nghệ cấy ghép ion có những ưu điểm của nồng độ pha tạp cao, tính đồng nhất tốt và khả năng kiểm soát mạnh mẽ.
Khu vực màng mỏng: Các màng mỏng khác nhau được hình thành trên bề mặt của wafer, chẳng hạn như lớp cách điện, lớp bán dẫn hoặc lớp dây dẫn. Chúng bao gồm các phương pháp như lắng đọng hơi hóa học (CVD) và lắng đọng hơi vật lý (PVD). CVD lắng đọng các hợp chất khí trên chất nền thông qua phân hủy nhiệt hoặc phản ứng hóa học; PVD gửi vật liệu lên chất nền thông qua các quá trình vật lý như bay hơi hoặc phun. Chuẩn bị màng mỏng được sử dụng rộng rãi trong chế tạo wafer. Ví dụ, màng SiO₂ thường được sử dụng làm lớp cách điện và màng silicon đa tinh thể được sử dụng để tạo ra cổng bóng bán dẫn, v.v.

Vùng khuếch tán: Vùng khuếch tán tên vẫn được sử dụng, mặc dù quá trình khuếch tán lò nhiệt độ cao gần như không còn được sử dụng trong sản xuất wafer hiện đại. Ngày nay, khu vực này chủ yếu được sử dụng cho các quá trình như màng silica được trồng nhiệt, ủ nhiệt thông thường và ủ nhiệt nhanh (RTA). Khi kích thước tính năng của thiết bị giảm và các yêu cầu quy trình tăng lên, công việc trong vùng khuếch tán cũng thay đổi. Bây giờ, khu vực này tập trung hơn vào chất lượng của màng oxit silicon và hiệu quả của quá trình ủ.
Vùng kim loại hóa: Một lớp kết nối kim loại được hình thành trên bề mặt của wafer để kết nối các thiết bị riêng lẻ với nhau để tạo thành một mạch hoàn chỉnh. Bao gồm quá trình luyện kim nhôm và quá trình luyện kim đồng Damascus, v.v ... Quá trình luyện kim nhôm đòi hỏi sự lắng đọng chùm electron của nhôm, nhôm phun từ Magnetron và khắc khô của nhôm; Mặt khác, quá trình Damascus của luyện kim đồng tạo ra các lớp kết nối bằng cách lấp đầy đồng vào các rãnh được khắc trước. Với việc giảm kích thước tính năng của thiết bị và cải thiện các yêu cầu quy trình, quá trình luyện kim đồng Damascus đã dần trở thành phương pháp luyện kim chính thống. Quá trình này có thể tránh được sự ô nhiễm của các phần cơ bản của thiết bị bằng đồng và cải thiện hiệu suất và độ tin cậy của mạch.

Vùng epiticular: Phát triển một màng mỏng của silicon đơn tinh thể trên chất nền silicon (epitaxy đồng nhất) hoặc một màng mỏng của các vật liệu khác trên chất nền silicon (dị hợp tử) để đáp ứng nhu cầu của một thiết bị cụ thể. Các phương pháp như epitax pha hơi (VPE) được bao gồm. Một lớp silicon đơn tinh thể mới hoặc một màng mỏng của vật liệu khác được lắng đọng trên bề mặt của wafer thông qua phản ứng hóa học. Quá trình epiticular được sử dụng rộng rãi trong việc sản xuất các mạch tích hợp hiệu suất cao và các thiết bị đặc biệt. Ví dụ, các lớp epiticular có thể được sử dụng để tạo ra các bóng bán dẫn tốc độ cao, thiết bị công suất thấp, v.v. Để cải thiện hơn nữa độ chính xác và hiệu quả của in thạch bản, công nghệ in thạch bản cực tím (EUVL) đã xuất hiện; Để cải thiện hiệu suất và hiệu quả của quá trình khắc, công nghệ khắc lớp nguyên tử (ALE) đã xuất hiện, trong số những thứ khác. Việc áp dụng các công nghệ mới này làm cho quá trình sản xuất wafer trở nên tinh tế, hiệu quả và đáng tin cậy hơn.

0040-22451 Thời gian hồi chiêu 150mm, tiếp xúc 3 điểm

Bài kiểm tra wafer
Thử nghiệm Wafer là một phần quan trọng của quy trình sản xuất chất bán dẫn, được thiết kế để đảm bảo rằng mỗi chip đáp ứng các thông số kỹ thuật thiết kế và các yêu cầu chức năng trước khi đóng gói. Kiểm tra wafer bao gồm một loạt các kiểm tra và đo lường nội tuyến trong quá trình chế tạo wafer, cũng như kiểm tra chức năng và hiệu suất của các chip mạch tích hợp với thẻ thăm dò sau khi chế tạo chip. Sau đây là một mô tả chi tiết về giai đoạn thử nghiệm wafer:

Kiểm tra và đo lường nội tuyến Mục đích: tiến hành kiểm tra thời gian thực trong quá trình sản xuất wafer để đảm bảo rằng các tham số quy trình đáp ứng các tiêu chuẩn và để phát hiện và sửa lỗi sai lệch quy trình theo thời gian. Đồng thời, các thông số vật lý khác nhau của wafer được đo chính xác, chẳng hạn như đường kính, độ phẳng, độ dày, v.v., để đảm bảo rằng chất lượng của wafer đáp ứng các yêu cầu tiêu chuẩn.

Phương pháp: Các kỹ thuật căn chỉnh quang học hoặc liên kết khác đã được sử dụng để căn chỉnh chính xác các điểm kiểm tra trên wafer với thẻ thăm dò để kiểm tra thời gian thực. Đồng thời, các dụng cụ và thiết bị đo lường tiên tiến, chẳng hạn như giao thoa kế laser, kính hiển vi lực nguyên tử, v.v., được sử dụng để thực hiện phép đo không tiếp xúc.

Ứng dụng: Kiểm tra nội tuyến được sử dụng rộng rãi trong các mô-đun quy trình khác nhau trong quy trình sản xuất wafer, như in thạch bản, khắc, doping, v.v., để đảm bảo chất lượng quy trình và hiệu quả sản xuất. Các phép đo được sử dụng để đảm bảo rằng chất lượng của wafer đáp ứng các yêu cầu tiêu chuẩn và để cung cấp hỗ trợ dữ liệu để tối ưu hóa quy trình. Mục đích của thử nghiệm thẻ thăm dò là kiểm tra hiệu suất điện của từng chip trên wafer và sàng lọc các chip đủ điều kiện cho bao bì tiếp theo. Phương pháp: Thẻ thăm dò đã được sử dụng để thăm dò các điểm tiếp xúc điện của mỗi lần chết trần để kiểm tra chức năng. Đầu dò trên thẻ thăm dò tiếp xúc trực tiếp với các khớp hàn hoặc phần nhô ra trên chip và tín hiệu chip có nguồn gốc, và sau đó phép đo tự động được thực hiện với các dụng cụ kiểm tra và kiểm soát phần mềm có liên quan. Chi tiết kỹ thuật: Thẻ thăm dò là một công cụ chính để kiểm tra xác minh chức năng wafer, thường bao gồm các đầu dò, thành phần điện tử, dây và bảng mạch in (PCB). Đầu dò trên thẻ thăm dò mỏng như tóc và có thể tiếp xúc chính xác với miếng đệm trên khuôn. Sự phát triển công nghệ: Khi kích thước tính năng thiết bị giảm và các yêu cầu quy trình tăng, các kỹ thuật kiểm tra thẻ thăm dò tiếp tục phát triển. Ví dụ, công nghệ thử nghiệm đầu dò bay đã xuất hiện, cho phép tiếp xúc trực tiếp với các chân kết nối thẻ thăm dò để thử nghiệm liên tục hoàn toàn giữa PCB và tấm gốm, loại bỏ sự cần thiết của bảng giao diện hoặc đồ đạc dành riêng cho ứng dụng. Mục đích của phương pháp đánh dấu chip bị lỗi: sau khi phát hiện thấy chip bị lỗi, nó được đánh dấu là không đủ tiêu chuẩn để nó có thể được loại bỏ trong quá trình cắt và đóng gói tiếp theo.

Phương pháp: Trong giai đoạn đầu, con chip bị lỗi đã được ghi ký để nó có thể bị từ chối để đóng gói. Máy tính hiện đang thử nghiệm đa năng sẽ ghi lại vị trí của chip bị lỗi trên bitmap wafer. Sự phát triển công nghệ: Với sự phát triển của tự động hóa và công nghệ thông tin, phương pháp đánh dấu các chip bị lỗi cũng liên tục được cải thiện. Bây giờ, bitmap wafer được ghi chép bằng máy tính có thể xác định chính xác hơn các chip bị lỗi, cải thiện năng suất và chất lượng sản phẩm. Tác động của sự phát triển của các phương pháp thử nghiệm đối với hiệu quả sản xuất và chất lượng sản phẩm: Năng suất: Thử nghiệm tự động, với sự phát triển của công nghệ thử nghiệm tự động, quy trình thử nghiệm wafer đã trở nên hiệu quả và đáng tin cậy hơn. Kiểm tra tự động có thể làm giảm can thiệp thủ công và cải thiện tốc độ và độ chính xác của thử nghiệm, do đó tăng năng suất; Thử nghiệm thông minh, với sự phát triển của công nghệ trí tuệ nhân tạo, bắt đầu khám phá cách sử dụng các thuật toán học máy để cải thiện quá trình thử nghiệm. Ví dụ: AI được sử dụng để xác định các thay đổi trong các thành phần UI và tự động điều chỉnh các tập lệnh kiểm tra. Hoặc sử dụng các mô hình học máy để dự đoán phần nào trong mã của bạn có nhiều khả năng chứa các lỗi. Kiểm tra thông minh có thể cải thiện hơn nữa hiệu quả và độ chính xác của thử nghiệm, và giảm chi phí kiểm tra. Chất lượng sản phẩm: Phát hiện lỗi sớm, thông qua các công nghệ như kiểm tra trực tuyến và kiểm tra thẻ thăm dò, chip bị lỗi có thể được tìm thấy sớm trong quy trình sản xuất wafer, tránh chúng vào quá trình bao bì và thử nghiệm tiếp theo, do đó cải thiện chất lượng sản phẩm; Vị trí lỗi chính xác, với sự cải thiện của phương pháp đánh dấu chip lỗi, chip lỗi có thể được định vị chính xác hơn, tránh đánh giá sai và bỏ lỡ phán đoán và cải thiện hơn nữa chất lượng sản phẩm. Những công nghệ và phương pháp này trong giai đoạn thử nghiệm wafer không chỉ đảm bảo chất lượng và hiệu suất của chip, mà còn mang lại lợi ích kinh tế đáng kể cho ngành sản xuất chất bán dẫn bằng cách tăng hiệu quả sản xuất và giảm chi phí kiểm tra.