Mạch tích hợp ba chiều dựa trên TSV

Mục tiêu cốt lõi của công nghệ mạch tích hợp 3D là vượt qua giới hạn vật lý của 2D bằng cách xếp các chip theo chiều dọc, đồng thời đáp ứng các yêu cầu toàn diện về mật độ cao, hiệu suất cao, độ tin cậy cao và chi phí thấp .}

Để đạt được điều này, quá trình cần tập trung vào việc tối ưu hóa công nghệ xuyên qua silicon thông qua (TSV), bao gồm cả việc sử dụng các mảng TSV có đường kính nhỏ để giảm thiểu diện tích chip và tăng băng thông truyền dữ liệu, trong khi giảm khả năng của TSV. Tính ổn định nhiệt động và điện, và đảm bảo khả năng tương thích của quy trình tích hợp ba chiều với các quy trình đầu tiên và đầu cuối (FEOL/BOOL) để giảm nhiễu quy trình .}

Quá trình sản xuất đồng (Cu) TSV điển hình bao gồm khắc qua lỗ, lắng đọng lớp lớp cách nhiệt, lớp bám dính và sự lắng đọng lớp rào cản khuếch tán, chuẩn bị lớp hạt và vật liệu bằng đồng đầy, sau đó cần kết hợp các liên kết. Sàng lọc ChIP (KGD) và các chiến lược xếp chồng không đồng nhất đòi hỏi một quy trình cân bằng hiệu suất, năng suất và chi phí để thúc đẩy sự phát triển của công nghệ tích hợp 3D thành các ứng dụng quy mô lớn .}

Bài viết này chủ yếu giới thiệu kiến ​​thức có liên quan về các mạch tích hợp 3D dựa trên TSV, được mô tả như sau:

Phân loại trình tự sản xuất TSV và các đặc điểm quy trình

Phương pháp xếp chồng mạch tích hợp ba chiều

Liên kết mạch tích hợp ba chiều

Phân loại trình tự sản xuất TSV và các đặc điểm quy trình

Theo vị trí của TSV (qua Silicon thông qua) trong quy trình mạch tích hợp, trình tự sản xuất của nó có thể được chia thành ba loại: thông qua đầu tiên, thông qua giữa và thông qua . sau đây là sự khác biệt cốt lõi và các điểm kỹ thuật chính của ba loại quy trình:

1. qua đầu tiên

Trình tự quá trình: TSV được sản xuất trước quá trình Front-end CMOS (FOL), nghĩa là khắc TSV, lắng đọng lớp cách điện và chất làm đầy vật liệu dẫn điện (như polysilicon hoặc vonfram) được hoàn thành trên một wafer silicon trống, và sau đó là các lớp bóng bán dẫn và các lớp kết nối được chế tạo {

Các tính năng cốt lõi: Lựa chọn vật liệu: Nó cần phải chịu được nhiệt độ cao trên 1000 độ (như polysilicon, vonfram) để tránh thiệt hại cho cấu trúc TSV trong quá trình CMOS tiếp theo .}}}}}}}}}}}}}}}}}}

Kết nối: TSV được kết nối với nhau với lớp kim loại đầu tiên (M1) thông qua phích cắm vonfram và lớp TSV liền kề không thể được liên kết trực tiếp, vì vậy nó cần được chuyển đổi bởi một lớp kết nối phẳng .

Ưu điểm: Quá trình đơn giản hóa (không cần phải có hàng rào/lớp hạt khuếch tán), kết hợp nhiệt tốt (Polysilicon CTE gần với silicon), hỗ trợ cho tỷ lệ khung hình cao TSV (trên 20: 1) .}

Hạn chế: Điện trở suất cao (điện trở polysilicon/vonfram cao hơn nhiều so với đồng), đường kính TSV lớn (1 ~ 5μm), tính linh hoạt hạn chế .}

2. qua giữaQuá trình

Trình tự quá trình: TSV được sản xuất sau khi quá trình đầu tiên CMOS (FOL) hoàn thành và quá trình back-end (BOOL) được hoàn thành, nghĩa là TSV được chèn sau khi Transitor được sản xuất và TSV được chèn trước khi kết nối nhiều lớp.

Các tính năng chính:

Lựa chọn vật liệu: Làm đầy đồng (Cu) được ưa thích, với tính chất điện tuyệt vời (điện trở thấp, điện dung ký sinh thấp), nhưng cần có một lớp rào cản khuếch tán phức tạp để ngăn ngừa ô nhiễm đồng .}

Kết nối: TSV được kết nối trực tiếp với lớp M1, cung cấp tính linh hoạt thiết kế cao, nhưng yêu cầu quy trình CMP được tối ưu hóa (độ chọn lọc cao để loại bỏ đồng mà không làm hỏng phích cắm vonsten) .}}}}}}}}}}}}}}}}}

Ưu điểm: Tương thích với quy trình CMOS tiêu chuẩn, tỷ lệ khung hình TSV là đồng đều, hỗ trợ các kết nối kim loại lớp cao (như MN) và phù hợp cho các yêu cầu hiệu suất cao .}

Hạn chế: Hệ số giãn nở nhiệt (CTE) của đồng rất khác so với silicon, dễ gây ra ứng suất nhiệt . TSV khắc cần tránh lớp kim loại và có nhiều ràng buộc thiết kế .}

3. qua cuối cùngQuá trình

Trình tự quy trình: TSV được sản xuất sau khi hoàn thành quá trình hậu kỳ CMOS (BOOL), được chia thành hai loại phụ: tiền liên kết và sau liên kết:

Liên kết VIAS phía trước và phía sau: Sau khi hoàn thành Beol, TSV được chế tạo, và sau đó chip được liên kết và giảm xuống .

Hậu liên kết thông qua VIAS: Các tấm mỏng được liên kết trước khi TSV được chế tạo và kết nối giữa các lớp đạt được bằng cách mạ điện hoặc liên kết báo chí nóng .

Các tính năng chính:

Lựa chọn vật liệu: Đồng là vật liệu phụ chính, hỗ trợ liên kết trực tiếp TSV (như liên kết nhấn nóng Cu-Cu) và có cường độ kết nối cao .

Kết nối: TSV có thể được kết nối trực tiếp qua các lớp (e ​​. g ., mn với mn), nhưng cần phải giải quyết các thách thức khắc lớp điện môi (E {{2}

Ưu điểm: TSV linh hoạt ở vị trí, hỗ trợ xếp chồng chip không đồng nhất và phù hợp để tích hợp mật độ cao .

Hạn chế: Quá trình khắc rất phức tạp (cần thâm nhập nhiều lớp điện môi/silicon) và CMP cần phải tương thích với lớp kim loại cuối cùng, tốn kém .}

4. Cơ sở lựa chọn quá trình và lựa chọn quá trình

Ưu tiên hiệu suất: Medium xuyên lỗ (đồng TSV) phù hợp cho các kịch bản tốc độ cao và năng lượng thấp; Đầu tiên thông qua thông qua (polysilicon/vonfram) phù hợp cho khả năng tương thích quy trình nhiệt độ cao .}

Sắp xếp chi phí: Quy trình xuyên lỗ có thể được các nhà sản xuất wafer đúc sẵn để giảm chi phí đóng gói . phía sau qua lỗ cần phải khắc phức tạp và chi phí cao .}}}}}}}}}}}}

Tính linh hoạt của thiết kế: Mid-Via hỗ trợ các kết nối kim loại cao cấp và VIAS phía sau cho phép liên kết trực tiếp trên các lớp, trong khi VIAS đầu tiên được giới hạn ở vị trí cố định .

Độ tin cậy: Ứng suất nhiệt của lỗ đầu tiên là thấp, vấn đề khuếch tán đồng cần được giải quyết ở giữa qua lỗ và thứ hai qua lỗ cần tối ưu hóa thiệt hại khắc của lớp điện môi .

Liên kết mạch tích hợp ba chiều

Trong các mạch tích hợp 3D, phương pháp xếp chồng liên kết với chip-to-chip ảnh hưởng trực tiếp đến mật độ kết nối, hiệu suất tản nhiệt và độ phức tạp của quá trình, và chủ yếu được chia thành hai chế độ: trước hết (F2F) và mặt trước (F2B) .}

1. Ch sắp xếp phía trước (f2f)

Các tính năng cấu trúc: Chip trên được lật mặt xuống và mặt trước của chip dưới được liên kết trực tiếp và lớp thiết bị được đặt đối diện nhau .

Các kết nối mật độ cao: Ngoài TSV, các chip trên và dưới có thể được liên kết trực tiếp bởi các va chạm kim loại, cho phép số lượng các kết nối vượt quá giới hạn TSV, đơn giản hóa quá trình và cải thiện độ tin cậy .}

Tính linh hoạt của quá trình: Có thể liên kết với khuôn trên trước khi giảm xuống mà không cần hỗ trợ đĩa thứ cấp .

Hạn chế chính:

Thách thức nhiệt: Thiết bị có khoảng cách lớp nhỏ và mật độ nhiệt cao sau khi tích hợp, do đó, thiết kế tản nhiệt cần được tăng cường .

Mở rộng đa lớp giới hạn: Nếu ngăn xếp vượt quá hai lớp, chip trên cần được chuyển đổi thành chế độ F2B và kết nối va chạm kim loại không thể được sử dụng liên tục .

2. Front-ra-back (f2b) xếp chồng

Các tính năng cấu trúc: Chip trên được tiếp tục hướng lên và chip dưới được liên kết qua mặt sau và các lớp thiết bị được sắp xếp tuần tự .

Lợi ích cốt lõi: Tối ưu hóa thoát nhiệt: Chất nền silicon nằm giữa hai lớp thiết bị để tăng cường tản nhiệt .

Khả năng tương thích nhiều lớp: Lưu lượng quy trình có thể được mở rộng nhiều lần và nó phù hợp tự nhiên để xếp các chip với ba hoặc nhiều lớp .}

Hạn chế chính: Sự phức tạp của quá trình: chip trên cần được mỏng đi trước và đĩa cần được hỗ trợ để ngăn chặn uốn cong và biến dạng . Kết nối phụ thuộc vào TSV: kết nối giữa các lớp được xác định hoàn toàn bởi số lượng TSV.

3. Cơ sở lựa chọn phương thức xếp chồng

F2F xếp chồng hai lớp đầu tiên: Tối đa hóa việc sử dụng các kết nối va chạm kim loại, giảm chi phí và quy trình hợp lý hóa .

Bắt buộc F2B cho ba lớp trở lên: đảm bảo khả năng mở rộng quá trình, nhưng có thể được kết hợp với các chế độ lai (e . g ., f2f cho các lớp đầu tiên và cuối cùng, f2b cho lớp giữa) .}}}}}}}}}}}}}

Các yêu cầu chức năng-dựa trên các ứng dụng cụ thể (e . g ., cảm biến, tích hợp quang điện tử) có thể yêu cầu một hướng cố định và phương pháp xếp chồng cần được chọn theo thiết kế chức năng .}}}

F2F vượt trội ở mật độ kết nối và quy trình đơn giản, làm cho nó phù hợp cho xếp chồng hai lớp; F2B chi phối các tích hợp phức tạp thông qua tối ưu hóa nhiệt và khả năng tương thích nhiều lớp, có thể được kết hợp linh hoạt để cân bằng hiệu suất và chi phí .

Liên kết mạch tích hợp ba chiều

Trong việc sản xuất các mạch tích hợp 3D, việc lựa chọn phương pháp liên kết ảnh hưởng trực tiếp đến hiệu quả năng suất, chi phí và quy trình, chủ yếu được chia thành ba chế độ: chip-to chip (D2D), chip-to-wafer (D2W) và wafer-to wafer (W2W) {10}

Liên kết Chip-to-chip (D2D)

Các tính năng cốt lõi: Một chip đơn được liên kết trực tiếp với một chip duy nhất .

Lợi thế:

Tối ưu hóa năng suất: Các chip không thành công có thể bị từ chối trước khi liên kết, để tránh các chip năng suất thấp ảnh hưởng đến năng suất tổng thể .

Tính linh hoạt cao: Thích ứng với việc xếp các chip có kích thước khác nhau để giảm sự lãng phí của các chip có kích thước nhỏ .

Hạn chế:

Hiệu quả thấp: Liên kết chip-by-chip tiêu tốn thời gian, độ chính xác căn chỉnh hạn chế (thường là 5 ~ 10μm) . Sense nhạy cảm với chi phí: Thích hợp cho các lô nhỏ hoặc chip có giá trị cao, hiệu quả sản xuất quy mô lớn là không đủ .}}}}}}}}

Liên kết Chip-to-Wafer (D2W)

Các tính năng cốt lõi: Một chip duy nhất được liên kết với một wafer hoàn chỉnh .

Lợi thế:

Hiệu quả được cải thiện: Chip được liên kết liên tục sau khi wafer được cố định, giảm thời gian tải .

Kiểm soát năng suất: Cả wafer và chip có thể được thử nghiệm trước, bỏ qua các khu vực thất bại để giảm chi phí .

Hạn chế:

Rủi ro ứng suất nhiệt: chip và chip ngoại quan cần phải trải qua nhiều quy trình nhiệt độ cao, thách thức độ tin cậy .

Quá trình phức tạp: Kiểm soát chính xác hệ số giãn nở nhiệt (CTE) giữa chip và wafer được yêu cầu .

3. liên kết wafer-to-wafer (W2W)

Các tính năng cốt lõi: Liên kết một lần của các tấm wafer hoàn chỉnh và các tấm wafer hoàn chỉnh . Ưu điểm:

Hiệu quả cao nhất: Liên kết wafer đầy đủ trong một căn chỉnh duy nhất, phù hợp để sản xuất hàng loạt .

Quá trình nhiệt ít hơn: Chỉ cần một quá trình nhiệt độ cao và nguy cơ ứng suất nhiệt thấp .

Hạn chế:

Rủi ro năng suất: Việc không dự đoán trước các chip thất bại sẽ dẫn đến sự gia tăng chi phí tổng thể do năng suất một lớp thấp .

Giới hạn kích thước: Kích thước của các đĩa trên và dưới được yêu cầu phải được khớp một cách nghiêm ngặt, nếu không khu vực sẽ bị lãng phí .

4. Chiến lược lựa chọn phương thức liên kết

Kịch bản ứng dụng D2D: Năng suất của các chip xếp chồng dao động rất nhiều, sự khác biệt kích thước là đáng kể hoặc cần thiết

Lựa chọn cân bằng D2W: Hiệu quả và kiểm soát năng suất cân bằng, phù hợp cho sản xuất và kịch bản quy mô trung bình với các yêu cầu quản lý nhiệt nghiêm ngặt .

Ưu tiên hiệu quả của W2W: Chỉ được sử dụng khi kích thước wafer được khớp và năng suất rất cao (e . g ., lớn hơn hoặc bằng 99%)

Việc lựa chọn phương pháp liên kết nên dựa trên chi phí, năng suất, độ ổn định nhiệt và khả năng tương thích kích thước . trong các chip kích thước nhỏ hoặc kịch bản năng suất cao, W2W có thể giảm đáng kể chi phí .