Sự khác biệt giữa thiết kế mặt trước và thiết kế back-end của chip

Định nghĩa cốt lõi của thiết kế mặt trước và thiết kế back-end

Thiết kế phía trước: Tập trung vào việc thực hiện các hàm logic trong một mạch. Về cơ bản, đó là thiết kế mạch "trên giấy", bao gồm cả những gì chip sẽ "làm" và "cách tính toán".

Thiết kế back-end: Trọng tâm là việc thực hiện vật lý, nghĩa là làm thế nào để "hạ cánh" mạch được xác định bởi mặt trước và "tạo ra" nó trên wafer silicon.

Hiểu về sự tương tự: Quá trình xây dựng một ngôi nhà

Thiết kế mặt trước giống như nhà thiết kế kế hoạch chi tiết của tòa nhà, người chịu trách nhiệm xác định cấu trúc, bố cục chức năng, mạch, tuyến hệ thống ống nước, v.v. của ngôi nhà.

Thiết kế back-end giống như một kỹ sư dân dụng và xây dựng, người chịu trách nhiệm biến các bản thiết kế thành các tòa nhà vật lý và đảm bảo rằng ngôi nhà an toàn, tuân thủ và có thể sử dụng được.

Thiết kế mặt trước: Từ "chức năng trừu tượng" đến "mô hình mạch"

Nhiệm vụ của thiết kế mặt trước là biến các yêu cầu chức năng trừu tượng thành các mạch logic rõ ràng, có thể đạt được.

Nội dung cốt lõi bao gồm:

Công thức đặc điểm kỹ thuật: Hiểu nhu cầu của khách hàng và thông số kỹ thuật chip.

Thiết kế kiến ​​trúc và phân chia mô -đun: gán các khối chức năng, xây dựng luồng dữ liệu và logic điều khiển.

Mã hóa HDL: Verilog\/VHDL được sử dụng để mô tả hàm logic và mã RTL.

Mô phỏng chức năng: Xác nhận rằng thiết kế đáp ứng các thông số kỹ thuật để xác minh cấp hành vi.

Tổng hợp logic: Chuyển đổi RTL thành danh sách mạng cấp cổng và tạo danh sách mạng mạch dựa trên các thư viện di động tiêu chuẩn.

Xác minh chính thức và phân tích thời gian: Đảm bảo rằng không có độ lệch chức năng trong quá trình tổng hợp và xác minh tính chính xác logic và hội tụ thời gian.

Mục tiêu: để tạo thành một danh sách logic đáng tin cậy, tổng hợp và có thể kiểm chứng được.

0040-02544 phần thân trên, kim loại DPS

Thiết kế back-end: Từ "mô hình mạch" đến "triển khai vững chắc"

Nhiệm vụ của thiết kế back-end là thực hiện bố cục vật lý của mạch vật lý dựa trên danh sách mạng cấp cổng được cung cấp bởi mặt trước.

Nội dung cốt lõi bao gồm:

Thiết kế DFT: Chèn các cấu trúc kiểm tra (ví dụ: chuỗi quét) để cải thiện khả năng kiểm tra.

Lập kế hoạch bố trí: Sắp xếp vị trí của mô -đun và bố cục cấu trúc của chip.

Tích hợp cây đồng hồ (CTS): Tối ưu hóa phân phối tín hiệu đồng hồ để đảm bảo đồng bộ hóa.

Place & Route (P & R): Gates và dây logic được đặt trên chip để tạo thành một bố cục.

Trích xuất ký sinh và mô phỏng thời gian: Xem xét ảnh hưởng của các yếu tố vật lý đến tín hiệu, chẳng hạn như độ trễ, điện dung và nhiễu xuyên âm.

Xác minh vật lý (LVS, DRC): Xác minh tính nhất quán của bố cục mạch với logic thiết kế và kiểm tra xem các quy tắc quá trình có được đáp ứng không.

Mục tiêu: Tạo một tệp GDSII có thể sản xuất vật lý, có chức năng.

Kết nối phía trước và kết nối back-end

Mặc dù mặt trước và back-end thuộc về hai giai đoạn, nhưng chúng có liên quan chặt chẽ và có nhiều giao điểm:

Mặc dù mặt trước và back-end thuộc về hai giai đoạn, nhưng chúng có liên quan chặt chẽ và có nhiều giao điểm:

Dự án	Sự miêu tả
Giao diện dữ liệu	Danh sách đầu tiên là điểm khởi đầu cho thiết kế back-end
Thiết kế ràng buộc	Các ràng buộc thời gian được xác định trong quá trình tổng hợp mặt trước ảnh hưởng trực tiếp đến vị trí và định tuyến back-end
Xác thực Synergy	Mô phỏng sau được thực hiện với mô hình chức năng của mặt trước và thông tin ký sinh được trích xuất từ ​​phần cuối
Phản hồi lặp	Nếu phụ trợ tìm thấy các vi phạm thời gian hoặc các vấn đề về tính toàn vẹn của sức mạnh, bạn cần phản hồi cho đầu tiên để điều chỉnh chính sách kiến ​​trúc hoặc thời gian

Tóm tắt: Sự khác biệt và cảm ứng kết nối

Dự án	Thiết kế mặt trước	Thiết kế back-end
Sự vật	Thiết kế chức năng	Thực hiện vật lý
Đầu vào	Đặc điểm kỹ thuật	Netlist cấp cổng
Đầu ra	Netlist	GDSII
Mối quan tâm kỹ thuật	Thiết kế RTL, mô phỏng, phân tích thời gian	Địa điểm & Tuyến đường, Tính toàn vẹn về sức mạnh, Xác minh vật lý
Dụng cụ	Verilog\/VHDL, Trình giả lập, Công cụ tổng hợp	Công cụ P & R, Cây đồng hồ, Bộ xác minh LVS\/DRC
Lần lượt	Cấu trúc logic, ràng buộc	Thực hiện thực hiện, tối ưu hóa phản hồi