Quy trình chip IC

Quy trình xử lý chip mạch tích hợp từ polysilicon đến thành phẩm là một dự án có hệ thống tích hợp khoa học vật liệu, cơ khí chính xác, kỹ thuật hóa học và công nghệ vi điện tử, đồng thời độ chính xác và độ phức tạp của quy trình đầu cuối{0}}sẽ trực tiếp xác định giới hạn trên của hiệu suất và mức năng suất của chip.

Quy trình-phía sau của chip mạch tích hợp tập trung vào việc đóng gói, kết nối-các ứng dụng sản xuất wafer mặt trước và thiết bị đầu cuối, đồng thời độ chính xác và độ tin cậy của nó ảnh hưởng trực tiếp đến hiệu suất điện, đặc tính quản lý nhiệt và độ ổn định lâu dài-của chip.

Bài viết này được mô tả như sau:

Quy trình xử lý mặt trước của chip mạch tích hợp

Quá trình xử lý phía sau{0}}của chip mạch tích hợp

Công nghệ xử lý mặt trước{0}}chip mạch tích hợp

Quy trình chế tạo wafer

Là liên kết nền tảng của sản xuất bánh bán dẫn, nó bắt đầu với sự tăng trưởng đơn tinh thể - phương pháp kéo trực tiếp thực hiện sự tăng trưởng theo hướng của các tinh thể đơn silicon thông qua việc nâng tinh thể hạt giống và kiểm soát độ dốc nhiệt độ, trong khi phương pháp nấu chảy vùng huyền phù dựa vào-chuyển động của vùng nóng chảy và gia nhiệt cảm ứng tần số cao để đạt được quá trình tinh chế tinh thể mà không gây ô nhiễm nồi nấu kim loại, cùng nhau đảm bảo tính toàn vẹn và tính đồng nhất pha tạp của mạng cơ bản của wafer.

Sau khi phôi được cắt thành tấm mỏng thông qua cắt vòng tròn bên trong hoặc cắt dây, cần đạt được độ phẳng bề mặt ở cấp độ nano thông qua đánh bóng cơ học hóa học (CMP), kết hợp tác dụng tổng hợp của ăn mòn hóa học và mài cơ học để loại bỏ lớp hư hỏng bề mặt và tránh các khuyết tật dưới bề mặt, và cuối cùng tạo thành vật liệu nền cho thiết kế mạch tích hợp sau khi làm sạch bằng nước siêu tinh khiết và phát hiện hạt.

Quá trình nhiệt

Quá trình nhiệt trải qua nhiều giai đoạn chuẩn bị wafer, quá trình oxy hóa nhiệt tạo thành lớp cách nhiệt silica trên bề mặt silicon thông qua quá trình oxy khô/oxy ướt, mặc dù tốc độ oxy hóa oxy khô chậm nhưng có độ nén tuyệt vời và quá trình oxy hóa oxy ướt đạt được sự hình thành màng nhanh chóng bằng xúc tác hơi nước, cả hai đều có điểm nhấn riêng trong việc chuẩn bị màng điện môi. Quá trình khuếch tán đã được sử dụng để pha tạp tạp chất vào những ngày đầu, nhưng nó bị hạn chế bởi sự khuếch tán theo chiều ngang và kiểm soát gradient nồng độ, và hiện nay hầu hết được thay thế bằng cấy ion, giúp thực hiện-việc đưa chất dẫn tạp vào tại chỗ thông qua việc phun chính xác các chùm ion năng lượng-cao, có ưu điểm là nhiệt độ thấp, điểm nối nông và tính đồng nhất diện tích lớn, đồng thời có thể đạt được tác động kép của việc kích hoạt tạp chất và sửa chữa khuyết tật bằng quá trình ủ nhiệt nhanh (RTA).

quá trình in thạch bản

Là cốt lõi của chuyển giao đồ họa, sự phát triển công nghệ của in thạch bản luôn xoay quanh việc cải thiện độ phân giải và tối ưu hóa độ chính xác của căn chỉnh.

Kỹ thuật in thạch bản chiếu đạt được sự sao chép chính xác kích thước bước sóng dưới thông qua quá trình quét theo bước và kết hợp công nghệ mặt nạ dịch chuyển pha và chất lỏng ngâm- để vượt qua giới hạn nhiễu xạ quang học. Kỹ thuật in thạch bản chùm tia điện tử chiếm một vị trí trong quá trình chuẩn bị tấm mặt nạ và sản xuất hàng loạt-nhỏ nhờ khả năng viết trực tiếp-không cần mặt nạ. Hệ thống cảm quang đã phát triển từ chất kết dính dương/âm truyền thống thành chất kết dính khuếch đại hóa học, đồng thời tốc độ cảm quang và độ nhám của chiều rộng đường liên tục được tối ưu hóa, đồng thời khả năng chống đông cứng của quá trình nướng-đảm bảo sự chuyển mẫu ổn định trong quá trình khắc tiếp theo.

Quá trình khắc

Quá trình khắc được chia thành hai con đường: khô và ướt, khắc khô sử dụng plasma làm môi trường để đạt được quá trình ăn mòn dị hướng thông qua bắn phá vật lý và phản ứng hóa học, có lợi thế đáng kể về cấu trúc rãnh sâu và mô hình tỷ lệ khung hình cao. Khắc ướt dựa vào khả năng ăn mòn có chọn lọc của các giải pháp hóa học để duy trì sự cân bằng giữa chi phí và hiệu quả trong việc loại bỏ vật liệu cụ thể.

quá trình cấy ion và quá trình lắng đọng màng mỏng

Độ chính xác pha tạp của quá trình cấy ion và khả năng bao phủ từng bước của quá trình lắng đọng màng mỏng cùng hỗ trợ sự hình thành các cấu trúc quan trọng như cổng polysilicon, liên kết kim loại và cách ly điện môi - lắng đọng hơi vật lý (PVD) thực hiện sự lắng đọng dày đặc của màng kim loại thông qua bay hơi chân không hoặc phún xạ magnetron và lắng đọng hơi hóa học (CVD) dựa vào các phản ứng ở pha hơi để tạo thành các màng đồng nhất trên các bề mặt phức tạp.

0020-28205 6" VÒNG BÌA TI

Trong số đó, lắng đọng lớp nguyên tử (ALD) cho thấy những ưu điểm không thể thay thế trong việc kiểm soát độ dày màng ở cấp độ nano và độ bao phủ cấu trúc ba chiều-nhờ cơ chế phản ứng-tự giới hạn của nó.

Quá trình đánh bóng cơ học hóa học

Đánh bóng cơ học hóa học (CMP) đóng vai trò quan trọng trong việc làm phẳng toàn cầu trong liên kết nhiều lớp và tích hợp ba{1} chiều, đồng thời sự cân bằng động giữa ăn mòn hóa học và mài cơ học không chỉ đảm bảo không làm hỏng bề mặt mà còn giúp làm mỏng chính xác vật liệu giữa các lớp. Trong những năm gần đây, với sự phát triển của công nghệ đóng gói tiên tiến và sự tích hợp không đồng nhất, việc đóng gói ở cấp độ wafer-, thông qua-silicon via (TSV) và các quy trình liên kết lai đã đặt ra các yêu cầu cao hơn cho quy trình-đầu cuối - ứng dụng quy mô lớn-của kỹ thuật in thạch bản cực tím (EUV), việc tối ưu hóa quy trình của các cổng kim loại có-k/cao và các ứng dụng tiềm năng của vật liệu hai{9} chiều (chẳng hạn như graphene và sunfua kim loại chuyển tiếp) đang thúc đẩy công nghệ sản xuất mạch tích hợp đạt độ chính xác cao hơn. Hướng tiêu thụ điện năng thấp hơn và các chức năng mạnh mẽ hơn tiếp tục phát triển, hình thành một hệ sinh thái đổi mới toàn chuỗi{10}}từ vật liệu đến thiết bị, từ quy trình tới các hệ thống.

Công nghệ xử lý mặt sau{0}}mạch tích hợp

Quy trình đóng gói bắt đầu bằng việc cắt miếng bán dẫn – việc chia toàn bộ miếng bán dẫn thành các miếng bán dẫn riêng lẻ bằng-bánh xe cắt kim cương có độ chính xác cao hoặc cắt bằng laze, đòi hỏi phải kiểm soát chặt chẽ tốc độ cắt và điều kiện làm mát để tránh sứt mẻ cạnh hoặc nứt-vi mô.

Trong quy trình đặt tấm bán dẫn, chất kết dính dẫn nhiệt cao hoặc keo bạc thiêu kết được sử dụng để liên kết tấm bán dẫn với khung chì hoặc chất nền để đảm bảo hệ số giãn nở nhiệt phù hợp nhằm giảm nguy cơ hỏng ứng suất nhiệt. Quá trình liên kết cần tính đến chiều cao hồ quang, cường độ liên kết và điện trở tiếp xúc để đáp ứng các yêu cầu kiểm soát trở kháng của việc truyền tín hiệu tần số cao-.

Việc lựa chọn vỏ bao bì thay đổi đáng kể tùy theo kịch bản ứng dụng: bao bì nhựa truyền thống như DIP và QFP vẫn được sử dụng rộng rãi trong thiết bị điện tử tiêu dùng do lợi thế về chi phí, trong khi bao bì bằng gốm và bao bì kim loại được sử dụng trong các lĩnh vực có độ tin cậy cao-như hàng không vũ trụ và điện tử ô tô do ưu điểm kín khí và tản nhiệt của chúng. Trong những năm gần đây, các công nghệ đóng gói tiên tiến như đóng gói cấp độ wafer (WLP), đóng gói dạng quạt-ra (Fan-Out), gói hệ thống-trong- (SiP) và đóng gói xếp chồng 3D (3D IC) đã phát triển nhanh chóng, đạt được khả năng tích hợp cao hơn và đường dẫn kết nối ngắn hơn thông qua chip lật chip, thông qua-silicon via (TSV) và công nghệ lớp nối lại dây (RDL), vượt qua một cách hiệu quả các giới hạn vật lý của Định luật Moore. Ví dụ: gói 2.5D/3D thực hiện tích hợp không đồng nhất nhiều chip thông qua bộ chuyển đổi silicon, cho thấy sự cải thiện hiệu suất đáng kể trong lĩnh vực chip AI và điện toán hiệu suất cao. Việc đóng gói quạt{16}}tối ưu hóa việc phân bổ chân cắm bằng cách định hình lại bố cục chip để cải thiện mật độ I/O và hiệu quả tản nhiệt.

Thiết bị kiểm tra xuyên suốt toàn bộ quá trình sản xuất chip và là công cụ cốt lõi để đảm bảo năng suất và độ tin cậy. Thiết bị kiểm tra-đầu cuối như máy đo elip giám sát chất lượng in thạch bản và lắng đọng màng bằng cách đo độ dày màng và chỉ số khúc xạ, kính hiển vi lực nguyên tử (AFM) mô tả đặc điểm độ nhám bề mặt và kích thước khuyết tật ở độ phân giải cấp độ nguyên tử-và kính hiển vi điện tử quét (SEM) được sử dụng để quan sát cấu hình ăn mòn và hư hỏng do cấy ion. Trong-thiết bị kiểm tra phía sau, máy kiểm tra sẽ hoàn thành việc xác minh chức năng chip và kiểm tra tham số thông qua mô hình thuật toán và nguồn điện áp, dòng điện chính xác, đồng thời máy phân loại và trạm thăm dò phối hợp để đạt được-kiểm tra tự động tốc độ cao và sàng lọc sản phẩm tốt. Với sự phát triển của AI và công nghệ dữ liệu lớn, các hệ thống kiểm tra thông minh đang dần thay thế việc giải thích thủ công truyền thống, thực hiện phân loại lỗi tự động và dự đoán năng suất thông qua thuật toán học máy, cải thiện đáng kể hiệu quả và độ chính xác phát hiện. Ngoài ra, các công nghệ mới nổi như kính hiển vi phát hiện mạch lạc và hình ảnh terahertz đang mở rộng ranh giới của NDT, cung cấp các phương pháp giám sát quy trình tinh tế hơn cho việc đóng gói tiên tiến và tích hợp 3D.

0020-27113 VÒNG KẸP 6 SMF TI

Được thúc đẩy bởi "quy tắc gấp mười", việc nắm bắt lỗi sớm trong quy trình kiểm tra đã trở thành chìa khóa để kiểm soát chi phí - toàn bộ-hệ thống kiểm tra chuỗi từ cấp wafer đến cấp đóng gói, kết hợp với sự đảm bảo kép về giám sát trực tuyến và phân tích ngoại tuyến, đảm bảo rằng các lỗi trong từng quy trình được phát hiện và sửa chữa kịp thời. Hiện tại, khi kích thước tính năng của chip đạt đến giới hạn vật lý, thiết bị kiểm tra đang phát triển theo hướng có độ phân giải cao hơn, tốc độ nhanh hơn và thông minh hơn, chẳng hạn như thiết bị kiểm tra mặt nạ hỗ trợ quang khắc cực tím (EUV), hệ thống chụp cắt lớp tia X-cho bao bì 3D và các thuật toán phát hiện khuyết tật dựa trên học sâu, đang cùng nhau xây dựng một mạng lưới đảm bảo chất lượng để hỗ trợ đổi mới trong tương lai trong ngành mạch tích hợp.