Sự hình thành dòng chảy trong quá trình FinFET

Sự phát triển của các finfets (finfets) từ các bóng bán dẫn phẳng sang finfets là một kiến ​​trúc bóng bán dẫn tiên tiến được thiết kế để cải thiện hiệu suất và hiệu quả của các mạch tích hợp. Nó làm giảm hiệu ứng kênh ngắn bằng cách chuyển đổi các bóng bán dẫn phẳng truyền thống thành các cấu trúc ba chiều, cho phép các bóng bán dẫn nhỏ hơn, nhanh hơn và ít tiêu thụ năng lượng hơn. Trong bài viết này, chúng tôi sẽ giới thiệu quy trình sản xuất FinFET, bắt đầu với chất nền silicon và kết thúc bằng việc chế tạo vây.

0040-09094 Chamber 200mm

1. Chuẩn bị ban đầu và xử lý bề mặt

Làm sạch wafer
Trước khi bất kỳ quá trình xử lý nào bắt đầu, các tấm silicon phải trải qua một quy trình làm sạch kỹ lưỡng để đảm bảo rằng bề mặt của chúng không có tạp chất hoặc chất gây ô nhiễm. Bước này là rất quan trọng để có được các thiết bị FinFET chất lượng cao.

Tăng trưởng lớp oxit pad.Tiếp theo, một lớp silicon dioxide (SiO2) rất mỏng được trồng nhiệt trên bề mặt silicon để hoạt động như một lớp oxit pad. Lớp này không chỉ bảo vệ chất nền silicon khỏi quá trình xử lý tiếp theo, mà còn cung cấp một giao diện tốt cho sự lắng đọng nitride silicon tiếp theo.

Lắng đọng silicon nitride
Sau đó, một lớp nitride silicon (SIN) được lắng đọng trên đỉnh của lớp oxit pad bằng lắng đọng hơi hóa học (CVD) hoặc các phương pháp khác. Silicon Nitride đóng một vai trò kép ở đây: nó đóng vai trò là mặt nạ cứng (HM) để hướng dẫn khắc silicon để hình thành vây; Nó cũng hoạt động như một lớp dừng CMP (đánh bóng cơ học hóa học) để đảm bảo rằng quá trình phẳng oxit STI không sử dụng quá mức vật liệu cơ bản.

2. Ứng dụng công nghệ SADP

Vì khoảng cách vây quá nhỏ ở các nút nâng cao như 22nm hoặc 14nm, một bản in thạch học ngâm 193nm duy nhất không thể đạt được mức độ mịn cần thiết, do đó công nghệ tạo mẫu đôi (SADP) tự liên kết để tăng mật độ mẫu.
SADP SỞ HỮU LÁP LỚP LỚP
Đầu tiên, một lớp vật liệu tạm thời (ví dụ, silicon vô định hình A-SI) được đặt trên mặt nạ cứng silicon nitride để hoạt động như một lớp mẫu "giả". Vật liệu cần có các đặc tính khắc chọn lọc cao để phân biệt nó với các vật liệu spacer silicon và spacer bên dưới trong các bước tiếp theo.
Ứng dụng và tiếp xúc với Photoresist
Một lớp thống nhất của chất quang học được áp dụng trên toàn bộ cấu trúc xếp chồng lên nhau và tiếp xúc bằng cách sử dụng mặt nạ mẫu không gian đường cụ thể để xác định vị trí gần đúng của vây. Mô hình này sẽ là điềm báo của quá trình khắc sẽ được đề cập.
Mẫu được chuyển sang lớp mẫu giả
Photoresist tiếp xúc được phát triển để tạo thành mẫu "giả" ban đầu của vây. Các mẫu này sau đó được chuyển sang lớp silicon vô định hình cơ bản bằng cách khắc huyết tương cho đến khi chúng đạt đến bề mặt nitride silicon.

Loại bỏ chất phát quang
Sau khi khắc hoàn thành, chất quang học phải được loại bỏ, thường bao gồm các bước tước và làm sạch để chuẩn bị cho bước tiếp theo. Bước này đảm bảo rằng không có dư lượng ảnh hưởng đến quá trình tiếp theo.
Lắng đọng miếng đệm phù hợp

Sử dụng ALD để gửi một lớp điện môi phù hợp (ví dụ, SiOx) bao phủ đều tất cả các bề mặt, sẽ tạo thành một miếng đệm bên trong bước rút lui khắc tiếp theo. Sự lựa chọn của lớp này là rất quan trọng đối với hình dạng cuối cùng của vây.

0040-13865 Nhà sản xuất buồng Booy 200mm
Khắc lại để tạo thành một miếng đệm
Khắc ăn khô dị hướng được thực hiện trên lớp điện môi phù hợp, chỉ để lại lớp điện môi trên bên phải vuông góc với bề mặt wafer, dẫn đến sự hình thành của một miếng đệm. Những miếng đệm này cuối cùng trở thành các mẫu có hoa văn cho các vây thực tế. Nếu silicon vô định hình được sử dụng như một vật liệu tạo hình sai, có thể sử dụng dung dịch KOH để loại bỏ silicon vô định hình mà không ảnh hưởng đến miếng đệm oxit silicon hoặc mặt nạ cứng silicon nitride bên dưới.
Xóa mẫu giả
Sử dụng các bản khắc chọn lọc cao để loại bỏ các mẫu sai silicon vô định hình mà không làm hỏng miếng đệm oxit silicon hoặc mặt nạ cứng silicon nitride bên dưới. Điều này để lại một bản quang học của mẫu Spacer mật độ kép, tương ứng với các vây theo sau.

3. Mẫu vây được tinh chế

Cắt ứng dụng mặt nạ

Photoresist được phủ một lần nữa và quang hóa với mục đích xác định khu vực nào sẽ được giữ lại dưới dạng vây và khu vực nào cần phải được loại bỏ. Bước này xác định bố cục chính xác của vây.

Spacer tạo khuôn
Sử dụng công nghệ khắc huyết tương phản ứng, các miếng đệm không mong muốn được loại bỏ có chọn lọc trong khi giảm thiểu tác động lên mặt nạ cứng silicon nitride.

Vây bị lu mờ trong giây lát
Các miếng đệm còn lại được sử dụng làm mặt nạ cho bước khắc silicon chính. Bước này trực tiếp xác định hình dạng và kích thước của vây, vì vậy các tham số khắc phải được kiểm soát chặt chẽ để có được cấu trúc vây lý tưởng. Trong quá trình khắc, oxit pad lần đầu tiên được loại bỏ, và sau đó vây silicon được khắc theo mô hình của mặt nạ cứng silicon nitride. Đối với chip quy trình 14nm, sân vây tối thiểu có thể nhỏ tới 42nm.

Các bước này tạo thành một phần của dòng quy trình FinFET điển hình từ chất nền silicon sang sự hình thành vây. Toàn bộ quá trình bao gồm nhiều thách thức kỹ thuật và kỹ thuật tinh vi nhằm đạt được các mạch tích hợp hiệu suất cao, công suất thấp. Khi công nghệ tiến bộ, các quy trình FinFET đang phát triển để phù hợp với kích thước tính năng nhỏ hơn và mức độ tích hợp cao hơn. Mỗi bước được thiết kế cẩn thận để đảm bảo chất lượng và hiệu suất tối ưu của sản phẩm cuối cùng.