Phương pháp phân tích thất bại chip

ChipFAilureAnalysisMEthodFthấp

Bài viết này giới thiệu các phương pháp và quy trình phân tích thất bại của chip, đưa ra các ví dụ về các quá trình trường hợp thất bại điển hình, tóm tắt các thách thức và biện pháp đối phó của các công nghệ chính của phân tích thất bại chip và tóm tắt các biện pháp phòng ngừa để phân tích lỗi chip.

Phân tích thất bại của chip là một dự án có hệ thống, cần được kết hợp với nhiều phương tiện khác nhau như kiểm tra điện, phân tích vật lý và đặc tính vật liệu để thu hẹp phạm vi của vấn đề và cuối cùng xác định nguyên nhân gốc của sự cố. Sau đây là mô tả chi tiết về quy trình phân tích điển hình và các phương pháp chính:

Sơ bộIThông tinCallection vàFAilurePHenomenonCxác nhận

1. Kiểm tra lý lịch sai

Thu thập mô hình chip, kịch bản ứng dụng, chế độ thất bại (như ngắn mạch, rò rỉ, chức năng bất thường, v.v.), tỷ lệ thất bại và môi trường sử dụng (nhiệt độ, độ ẩm, điện áp), v.v ... Xác nhận xem các lỗi có thể tái tạo và phân biệt giữa các lỗ hổng thiết kế, các vấn đề về quy trình hoặc các ứng dụng không hoạt động (EG, quá mức.
2. Xác minh hiệu suất điện
Sao chép các lỗi bằng thiết bị kiểm tra tự động (ATE) hoặc trạm thăm dò (trạm thăm dò) để ghi lại các tham số quan trọng (ví dụ, đường cong IV, dòng rò, độ lệch điện áp ngưỡng). So sánh sự khác biệt về đặc tính điện giữa các sản phẩm tốt và chip thất bại để giảm diện tích thất bại (ví dụ: các mô -đun chức năng cụ thể).

Thử nghiệm không phá hủy(NDA)

Mục tiêu: Ban đầu định vị vấn đề và tránh các hoạt động phá hủy can thiệp vào phân tích tiếp theo.

Hình ảnh tia X: Kiểm tra gói cho các khiếm khuyết như liên kết dây, kết nối bóng hàn, phân tách, v.v ... Chụp cắt lớp X-quang 3D (CT): Tái tạo 3D của cấu trúc bên trong của chip để xác định các vi mô và khoảng trống (như trong Hình 1).

Hình ảnh nhiệt quét sự phân bố nhiệt độ trên bề mặt của chip sau khi bật nguồn và định vị các điểm nóng bất thường (như các khu vực ngắn mạch).

3. Kính hiển vi âm thanh (SAM) sử dụng siêu âm để phát hiện các khiếm khuyết giao diện như phân tách và các vết nứt bên trong gói (đặc biệt hiệu quả đối với các thiết bị đúc).

0021-02983 TxZ bên trong

Phân tích thể chất phá hủy(DPA)

Mục tiêu: thâm nhập sâu vào chip để quan sát các khiếm khuyết cấu trúc vi mô.

Decapsulation: Sử dụng axit (như axit nitric bốc khói) để hòa tan gói nhựa epoxy và phơi sáng bề mặt của chip (thời gian ăn mòn cần được kiểm soát để tránh làm hỏng lớp kim loại). Decapsulation laser: Loại bỏ chính xác các gói mật độ cao được cục bộ hóa (ví dụ: flip-chip).

Mặt cắt ngang: Chuẩn bị một mặt cắt ngang của một khu vực cụ thể bằng cách sử dụng chùm ion tập trung (FIB) hoặc mài cơ học để cắt chip. Kính hiển vi điện tử quét (SEM) đã được sử dụng để quan sát cấu hình và gãy lớp kim loại, thông qua lỗ trống, sự cố oxy cổng, v.v. (ví dụ, gãy do điện từ dây kim loại) đã được phát hiện.

3. Phổ phân tán năng lượng (EDS) để phân tích thành phần vật liệu: Phân tích thành phần nguyên tố tại điểm thất bại và xác định ô nhiễm (ví dụ, ăn mòn do các ion Cl⁻). Phổ khối ion thứ cấp (SIMS): Phát hiện các tạp chất vi lượng (ví dụ: rò rỉ do di chuyển NA⁺).

Cấp độ mạchFAilureLocation

Mục tiêu: Xác định vị trí các lỗi ở cấp độ bóng bán dẫn hoặc nút mạch.

Kính hiển vi phát xạ photon (EMMI) phát hiện phát xạ photon yếu trong khu vực thất bại khi được cung cấp năng lượng và định vị vị trí chính xác của rò rỉ hoặc ngắn mạch.

Thay đổi điện áp gây ra bằng laser (OBIRCH) Laser quét bề mặt của chip, theo dõi sự thay đổi điện trở và định vị trở kháng hoặc điểm ngắt cao.

3. Phát hiện lỗ hổng chùm tia điện tử (EBT) sử dụng các chùm electron để kích thích những thay đổi về tiềm năng bên trong của chip và phân tích các dị thường nút mạch.

0021-35749 vòng, bộ ly TXZ, 200 mm, được tân trang lại

Chẩn đoán toàn diện và phân tích nguyên nhân gốc

1. Tương quan dữ liệu tích hợp kết quả kiểm tra điện, phân tích vật lý và đặc tính vật liệu để xác minh tính nhất quán của cơ chế thất bại (ví dụ: di chuyển điện dẫn đến tăng điện trở và SEM xác nhận rằng dây kim loại trở nên mỏng hơn).

Cơ chế thất bại Mô hình hóa một mô hình thất bại dựa trên các hiện tượng, ví dụ, tiêm sóng mang nóng (HCI): Thiệt hại oxy cổng dẫn đến sự trôi dạt điện áp ngưỡng. Di chuyển điện hóa (ECM): Di chuyển các ion kim loại với sự hiện diện của độ ẩm để tạo thành các sợi dẫn điện.

3. Các đề xuất để cải thiện bao gồm tối ưu hóa thiết kế (ví dụ: thêm mạch bảo vệ ESD), cải tiến quy trình (ví dụ, tối ưu hóa nhiệt độ lắng đọng kim loại) hoặc điều chỉnh điều kiện ứng dụng (ví dụ: giảm điện áp vận hành).

Một ví dụ về quy trình trường hợp thất bại điển hình

Trường hợp: Một chip quản lý năng lượng không thành công ở các đợt ở nhiệt độ cao

Thử nghiệm điện: Dòng rò tăng bất thường ở nhiệt độ cao và nó bị khóa thành một mô -đun LDO.

X-quang CT: Vicrocracks được tìm thấy trong các quả bóng hàn bên trong gói.

Hồ sơ FIB/SEM: Xác nhận rằng vết nứt gây ra sự tiếp xúc kém của đường dây điện và ứng suất nhiệt tăng ở nhiệt độ cao.

Phân tích EDS: Ô nhiễm lưu huỳnh tại giao diện bóng hàn (từ vật liệu đúc).

Kết luận: Phần tử lưu huỳnh của vật liệu đóng gói gây ra sự ăn mòn của các mối hàn và vấn đề được giải quyết sau khi cải thiện quy trình đóng gói.

Những thách thức và biện pháp đối phó chính

Thử thách	Giải pháp
Phát hiện khuyết tật nano rất khó	Độ phân giải cao SEM/TEM (TEM)
Chip xếp chồng nhiều lớp rất phức tạp để phân tích	Kết hợp khắc từng lớp và công nghệ tái tạo 3D
Thất bại mềm (lỗi không liên tục) rất khó để sinh sản	Sử dụng phân tích tín hiệu động (DSA)

Trình tự phân tích phòng ngừa:

Tuân thủ nghiêm ngặt nguyên tắc "không hủy diệt trước khi phá hủy" để tránh mất thông tin chính. Bảo vệ mẫu: Sau khi mở, xử lý thụ động bề mặt (như mạ vàng) nên được thực hiện kịp thời để ngăn chặn quá trình oxy hóa ảnh hưởng đến quan sát. Xử lý chéo dữ liệu: Một phương pháp duy nhất có thể có sự đánh giá sai và cần phải xác minh chung đa công nghệ. Phân tích thất bại của chip giống như "giải quyết một trường hợp", đòi hỏi logic nghiêm ngặt và các phương tiện đa dạng, kết hợp với các chiến lược tiến bộ của "macro → micro", "điện → tính chất vật lý" và cuối cùng nhận ra quản lý lỗi khép kín.